TSMC: அடுத்த ஆண்டு 2nm செயல்முறை ஆபத்து சோதனை உற்பத்தி

புதிதாக வெளியிடப்பட்ட ஆண்டறிக்கையில், TSMC தலைவர் டெயின் லியு மற்றும் CEO Chieh-Jia Wei ஆகியோர் 2nm செயல்முறை தொடர்பான முன்னேற்றத்தை வெளிப்படுத்தினர்.
பங்குதாரர்களுக்கு எழுதிய கடிதத்தின்படி, கடந்த ஆண்டில் அவர்கள் R&D முயற்சிகளை அதிகரித்துள்ளனர், தொழில்நுட்பத்தில் குறிப்பாக 2nm செயல்பாட்டில் பணியாற்றி, R&Dயில் $5.47 பில்லியன் செலவழித்து அவர்களின் தொழில்நுட்பத் தலைமை மற்றும் வேறுபாட்டை விரிவுபடுத்தியுள்ளனர்.
2nm செயல்முறைக்கு, TSMC மேம்படுத்தப்பட்ட செயல்திறன் மற்றும் ஆற்றல் திறன் கொண்ட நானோஷீட் டிரான்சிஸ்டர் கட்டமைப்பைப் பயன்படுத்தும். N3E செயல்முறையுடன் ஒப்பிடும்போது, ​​2nm செயல்முறையானது அதே மின் நுகர்வில் 10% -15% வேகத்தை அதிகரிக்கும் அல்லது அதே வேகத்தில் ஆற்றல் நுகர்வு 25% -30% குறைக்கும் ஆற்றல்-திறனுள்ள கணினிக்கான வளர்ந்து வரும் தேவையைப் பூர்த்தி செய்யும்.
தற்போது, ​​2nm செயல்முறையின் வளர்ச்சி திட்டமிட்டபடி முன்னேறி வருகிறது, 2024 இல் அபாயகரமான பைலட் உற்பத்தி மற்றும் 2025 இல் வெகுஜன உற்பத்தி.